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    公开号:WO1991011728A1
    申请号:PCT/JP1991/000125
    申请日:1991-02-01
    公开日:1991-08-08
    发明作者:Takashi Sekino
    申请人:Advantest Corporation；
    IPC主号:G01R31-00
    专利说明:
    [0001] 明 細 書
    [0002] I c試験装置
    [0003] 技術分野
    [0004] こ の発明 は、 I C (半導体集積回路） の試験装置に関す る。 背景技術
    [0005] I C試験装置は、 第 1 図に示すよ う に試験装置本体 1 0 と、 それに対 して接続さ れる I C接続用基板 8 1 とか ら構成さ れる。 I C接続用基板 8 1 は、 ノ、。 フ ォ ー マ ン ス ボー ドま た はテス ト フ イ ク ス チ ヤ 一 と称さ れる も ので、 I C ソ ケ ッ ト 8 2 が取 り 付け ら れる。 I C ソ ケ ッ ト 8 2 の接触子 と I C接続用基板 8 1 の試 験装置本体 1 0 への接続点 と を結んで、 それぞれ同軸ケ ー ブル ゃス ト リ ッ プラ イ ン な どの複数の伝送線 L , 〜 L„ が設け ら れ る。 試験装置本体 1 0 と I C接続続用基板 8 1 は、 一方に設け られた ピ ン電極 と他方に設け ら れた面電極が押 し付け ら れ、 ま た は両者に設け られた面電極が押 し付け ら れ、 ま た は両者に設 け られた コ ネ ク タ が嵌合 さ せ ら れる な どに よ っ て、 接続さ れ る。 試験すべ き I C 1 は、 I C ソ ケ ッ ト 8 2 に装着さ れる。
    [0006] 試験装置本体 1 0 内の フ ォ ー マ ッ タ と 呼ばれる信号形成回路 において試験パタ ー ンに含ま れる 印加パタ ー ン と タ イ ミ ン グ信 号 と か ら論理 レ ベルの試験信号が指定さ れた タ イ ミ ングで形成 さ れ、 そ の試験信号が試験装置本体 1 0 内の ド ラ イ バにおいて E C L レベルや T T L レベルな どの所定 レ ベルの信号電圧に変 換さ れて、 試験装置本体 1 0 か ら I C接続用基板 8 1 の伝送線 〜 L n を通 じて I C 1 の ピ ン P , 〜 P n に供給 さ れる。 そ の 結果 I C 1 の ピ ン P , 〜 P n に得 ら れた I C 出力応答信号が I C 接続用基板 8 1 の伝送線 〜 Ln を通じて試験装置本体 1 0 に供給されて、 試験装置本体 1 0 內のコ ンパ レータ.において基 準電圧と比較されて論理レベルが判定される。 その判定論理信 号が試験装置本体 1 0 内の論理比較面路において試験パタ ー ン に含まれる期待値パタ ー ン と論理比較され、 その論理比較回路 の出力によ って I C 1 の良否が判定される。
    [0007] この場合、 試験装置本体 1 0 における試験信号の送出タ イ ミ ングおよび I C出力応答信号の取込タ イ ミ ングは、 I C 1 の ピ ン , 〜 P n に対応する試験装置本体 1 0内の各面路間の相対 遅延時間だけでな く 、 I C 1 の ピ ン P ,〜 P nに接続される I C 接続用基扳 8 1 の伝送線 〜 L n における遅延時間 T,〜Tn も考慮されて決定される必要がある。
    [0008] 従来、 こ のよ う に I C 1 の ピ ン Ρ ! 〜 Ρ η に対応する I C接 続用基板 8 1上の伝送線 L , 〜 L N におけ る遅延時間 Τ,〜Τη に応じて試験信号の送出タ イ ミ ングおよび I C出力応答信号の 取込タ イ ミ ン グを補正する方法と しては、 次の二つが考え られ てい る。
    [0009] すなわち、 一つは、 伝送線 〜 Ln の县さを同一に して上 記の遅延時間 T , 〜Tn (以下において単に I C接続用基板 81 における遅延時間 T , 〜 Tn と も呼ぶ） を一定に し、 試験装置 本体 1 0 においては、 その一定時藺のデータ によ って上記のタ イ ミ ング補正を行わせる ものであ り、 も う一つは、 適当な方法 によ つて伝送線 L 1〜 Lnの县さ、 すなわち上記の遅延時間 〜 Tn を測定して、 その測定データを試験装置本体 1 0内に設 けたメ モ リ に格納し、 試験装置本体 1 0 において は、 そのメ モ リ から読み出 したデータ によ って上記のタ イ ミ ング補正を行わ せる も のであ る。
    [0010] しかしながら、 伝送線 L , 〜 L n の县ざを同一にする こ とに よ り I C 1 の ピ ン 〜 P n に対応する I C接続用基板 8 1 に おける遅延時間 T， 〜 T n を一定に し、 試験装置本体 1. 0 にお いては、 そ の一定時間のデータ によ って試験信号の送出タ イ ミ ングおよび I C出力応答信号の取込タ イ ミ ングを補正する方法 は、 特に I C 1 の ピ ン数が多い場合には I C接続用基板 8 1 の 製造が煩雑かつ困難になる不都合がある。
    [0011] また、 伝送線 L , 〜 L n の县さ、 すなわち I C 1 の ピ ン P ! 〜 P n に対応する I C接続用基板 8 1 における遅延時間 1〜 を測定して、 そ の測定データを試験装置本体 1 0 内に設けたメ モ リ に格納し、 試験装置本体 1 0 においては、 そのメ モ リ か ら 読み出 したデータ によ って上記のタ イ ミ ング補正を行わせる方 法を用いる場合、 同一の試験装置本体 1 0 に対し異なる I C接 続用基板 8 1 を接続して使用する こ とがあるため、 I C接続用 基板 8 1 に はそ の番号を付し、 試験装置本体 1 0 内の メ モ リ に は I C接続用基板 8 1 のそれぞれの番号に対応して遅延時間 T! 〜 Tn の測定デー タ グルー プを格納する必要があ り、 I C接続 用基板 8 1 に対 して重複しないよ う に番号を付さ なければな ら ないな ど、 I C接続用基板 8 1 の管理が面倒になる と と もに、 試験装置本体 1 0 内のメ モ リ と して大容量の ものが必要にな る。 しかも、 試験装置本体 1 0 には、 こ れに接続された I C接続用 基板 8 1 の番号を読み取る特殊な手段を設けなければな らない。 また、 同じ I C接続用基板 8 1 を別の試験装置本体 1 0 に接続 して使用する こ と もあるので、 それぞれの番号の I C接続用基 板における遅延時間 Τ , 〜 Τ η の測定データ グルー プをすベて の試験装置本体のメ モ リ に格納しなければな らない。
    [0012] そ こ で、 こ の発明の目的は、 I C試験装置の特に I Cの各端 子に対応した I C接続用基板における遅延時間に応じて試験信 号の送出タ イ ミ ングおよび I C出力応答信号の取込タ イ ミ ング を補正する こ とがで き る I C試験装置であ り、 I C接続用基板 の製造および管理が簡単かつ容易にな り、 試験装置本体や I C 接続用基板に大容量のメ モ リ を必要とせず、 試験装置本体に I C 接続用基板の番号を読み取る特殊な手段を設ける必要がない I C 試験装置を提供する こ とである。
    [0013] 発明の開示
    [0014] こ の発明によれば、 I C接続用基板に、 I C の各端子に対応 する I C接続用基板上の伝送線における遅延時間のデータを格 納するための不揮発性のメ モ リ を取り付け、 試験装置本体は、 こ のメ モ リ から読み出 したデータ によ って試験信号の送出タ イ ミ ン グおよび I C出力応答信号の取込タ イ ミ ングを補正する構 成にする。
    [0015] 上記のよ う に構成された こ の発明の I C試験装置においては、 I Cの各端子に対応する I C接続用基板上の伝送線のそれぞれ の县さを同一にする必要がないので、 I C の端子数が多い場合 でも I C接続用基板の製造が容易になる。 しかも同じ試験装置 本体に別の I C接続用基板を接続して使用する こ とがあ って も I C接続用基板に番号を付す必要がないので、 I C接繞用基板 の管理が簡単になる と と もに、 試験装置本体に I C接続用基板 の番号を読み取る特殊な手段を設ける必要がない。 また、 I C 接続用基板上のメ モ リ には I C の各端子に対応する I C接続用 基板上の伝送線における遅延時間のデータ のみが格納されれば よ い ので、 小容量のメ モ リ で よ く 、 同 じ I C接続用基板を別の 試験装置本体に接続 して使用す る こ と があ っ て も、 同一のデ一 タ を複数の メ モ リ に格納す る必要がな い。
    [0016] こ の発明において更に上記メ モ リ がア ク セ ス さ れた こ とを示 すフ ラ グが害き込ま れ、 そ の I C接続用基板への電源の投入ま た は遮断に よ っ て リ セ ッ ト さ れる フ ラ グ レ ジス タ と を取 り 付け、 試験装置本体に、 上記メ モ リ か ら読み出 したデー タ が格納さ れ る フ ァ イ ル レ ジス タ と、 上記フ ラ グ レ ジス タ の内容を読み取 つ て、 上記フ ラ グ レ ジス タ が リ セ ッ 卜 さ れてい る と き に は、 上記 フ ラ グ レ ジ ス タ をセ ッ ト す る と と も に、 上記メ モ リ か ら上記フ ア イ ル レ ジス タ にデー タ を格納する読出書込制御回路 と を設け、 試験装置本体は、 上記フ ァ ィ ル レ ジス タ か ら のデー タ に よ っ て 試験信号の送出タ イ ミ ングおよ び I C 出力応答信号の取込タ イ ミ ン グを補正す る よ う に構成 して も よ い。
    [0017] 特に こ の場合の I C試験装置において は、 試験に あ た っ て I C 接続用基板が試験装置本体に接続さ れる と試験装置本体の銃出 害込制御面路に よ っ て I C接続用基板上の フ ラ グ レ ジ ス タ がセ ッ 卜 さ れる と と も に、 I C接続用基板上の メ モ リ か ら試験装置 本体の フ ァ イ ル レ ジス タ にデー タ が取 り 込ま れる。 そ の I C接 続用基板がそ の試験装置本体か ら切 り 離さ れな いかぎ り 、 I c ソ ケ ッ ト の I C を取り 換えて試験を繰返 して も そ の I C接続用 基板上の フ ラ グ レ ジ ス タ はセ ッ ト 状態を保持す る。 従 っ て、 各
    [0018] I C の試験を開始する毎に ま ずそ の試験装置本体の読出書込制 御面路はそ の フ ラ グ レ ジ ス タ の内容を読み取 っ て、 そ の フ ラ グ レ ジス タ がセ ッ 卜 さ れて い る こ と を確認す る だけで、 そ の I C 接続用基板上の メ モ リ か らデー タ を読み出す必要はな く 、 すで にそ の試験装置本体の フ ァ イ ル レ ジス タ に格納されてい るデー タ によ って試験信号の送出タ イ ミ ングおよび I C出力応答信号 の取込タ イ ミ ングが補正されるので、 その補正はきわめて短時 間でなされる。 しかも、 その I C接続用基板を一度その試験装 置本体から切り離して再度そ の試験装置本体に接続した ときや、 その I C接続用基'板をその試験装置本体から切り離して別の試 験装置本体に接続したときには、 その I c接続用基板への電源 がー度遮断されてから再び投入される こ と によ っ て、 その I c 接続用基板上の フ ラ グ レ ジス タ は リ セ ッ 卜 さ れる ので、 その 1 C 接続用基板上のメ モ リ から同じ試験装置本体または別の試験装 置本体のフ ァ ィ ル レ ジス タ に確実にデータが転送される。
    [0019] 図面の箇単な説明
    [0020] 第 1 図は、 従来の I C試験装置の一例の概略的な側面図、 第 2 図は、 こ の発明の I C試験装置の一例を示すブ ロ ッ ク図、 第 3 図は、 その概略的な側面図、 第 4図は、 I C接続用基板上の伝 送線における遅延時間を測定して、 その測定データを I C接続 用基板上のメ モ リ に格納する方法の一例を説明するための図、 第 5 図は I C試験装置の動作を説明するための フ ロ ー図、 第 6 図は、 こ の発明の I C試験装置の他の例の概略的な側面図、 第 7 図は、 こ の発明の I C試験装置のさ らに他の例の概略的な側 面図、 第 8 図は、 第 7 図において被試験 I Cが形成された半導 体ウ ェハーを示す斜視図である。
    [0021] 発明を実施するための最良の形態
    [0022] 第 2 図および第 3 図は、 こ の発明の I C試験装置の一実施例 である。
    [0023] I C試験装 Sは、 試験装置本体 1 0 と I C接続用基板 8 1 を 備え、 試験装置本体 1 0 は、 タ イ ミ ン グ発生器 1 1 、 パタ ー ン 発生器 1 2、 送出側ス キ ュ 一補正面路 2 〜 2 n 、 フ ォ ーマ ツ タ ー 3 , 〜 3„ 、 ド ラ イ ノ、' D , 〜 Dn 、 入出力用 リ レ ー ス イ ツ チ S I , 〜 S l n 、 コ ン ノ、° レ ー タ じ ！ 〜 Cn 、 取込側ス キ ュ ー 補正面路 4 , 〜 4„ 、 論理比較面路 5 , 〜 5 » 、 基準信号形成 回路 6 1 、 基準信号用 ド ラ イ バ R D ,〜 R D n、 基準信号割込用 リ レ ー ス ィ ッ チ S 2 , 〜 S 2 n 、 制御部 6 2、 ス キ ュ ー補正デ — タ レ ジ ス タ 6 6 A, 6 6 B、 フ ァ イ ル レ ジ ス タ 6 7、 デー タ 減算回路 6 8 A、 データ加算回路 6 8 Bおよび読出害込制御回 路 6 9 を有する。 ス キ ュ ー補正デ ー タ レ ジ ス タ 6 6 A, 6 6 B フ ァ イ ル レ ジ ス タ 6 7、 デー タ減算面路 6 8 A、 及びデ ー タ加 算回路 6 8 B は、 それぞれ n ワ ー ド構成である。
    [0024] タ イ ミ ング発生器 1 1 は内部の動作ク 口 ッ ク C L Kに基づい て フ ォ ー マ ッ タ 3 , 〜 3 » に与えるタ イ ミ ン グ信号 TM、 コ ン ノヽ" レ ータ 〇 , 〜 Cn に与えるス ロ ト ーブ信号 S B、 基準信号形 成面路 6 1 に与える基準タ イ ミ ン グ信号 R T等を発生する。 タ イ ミ ン グ信号 T Mは送出側ス キ ュ 一補正面路 2 ! 〜 2„ を通し てそれぞれ遅延量が適当に補正されて対応する フ ォ一マ ッ タ 3! 〜 3„ に与え られる。 ス ト ロ ーブ信号 S B は取込側スキュ ー補 正面路 4 , 〜 4 n を通してそれぞれ遅延量が適当に補正されて 対応する コ ンパ レータ C , 〜 Cn に与え られる。 基準信号形成 11路 6 1 は基準タ イ ミ ン グ信号 R Tに応答 してスキュ ー補正デ 一夕を得るための基準タ イ ミ ングを与える基準信号を発生し、 ド ラ イ ノ 一 R D ! 〜 R Dn を介 し て コ ン ノ、' レ ー タ 〇 , 〜 Cn に 与える。 パタ ー ン発生器 1 2 はタ イ ミ ング発生器 1 1 からの動 作ク ロ ッ ク C L Kに同期して動作し、 被試験 I C 1 の端子ピ ン P i P n に与えるべき印加パタ ー ン A P , A P n 、 被試験
    [0025] I C 1 の端子ピ ン Ρ , Ρ ηか ら の出力応答論理と比較する ため の期待値パタ ー ン E P i E P nを発生し、 印加パタ ー ン A
    [0026] A P n はフ ォ ーマ ッ タ 3 , 3 n に与え られ、 期待値パタ ー ン E P , E P n は論理比較回路 5 i 5 n に与え られる。 フ ォ ーマ ッ タ 3 ι 3 n は与え られた印加パタ ー ン A P ! A P„ をそれぞれ与え られた補正されたタ イ ミ ング信号 （以下 単にタ イ ミ ング信号と呼ぶ） T Mのタ イ ミ ングで試験信号と し て出力する。 コ ンパ レータ C , Cn は与え られた補正された ス ト ロ ーブ信号 （以下単にス ト ロ ーブ信号と呼ぶ） S Bのタ イ ミ ングで入力信号レベルを基準レ ベルと比較する こ と によ り入 力信号の論理を判定する。 論理比較面路 5 , 〜 5 n はそれら判 定された論理と期待値パター ン E P , E P n とを比較し、 一 致しているか不一致であるか判別する。 それらの比較信号は試 験結果と して制御部 6 2 に与え られ、 許容されない不一致があ れば制御部 6 2 は被試験 I C 1 が不良である こ とを示す信号を 出力するか、 または試験結果を後で解析するため図示してない メ モ リ に格納する。
    [0027] スキュ ー補正データ レ ジス タ 6 6 Aはタ イ ミ ング信号 T Mが タ イ ミ ン グ発生器 1 1 から フ ォ ーマ ッ タ S ! S nに同時に達す るよ う にするために必要な送出側スキュ ー補正回路 2 t 2 n に与える遅延量の値を格納する。 スキュ ー補正データ レ ジス タ 6 6 B はス ト ロ ーブ信号 S Bがタ イ ミ ング発生器 1 1 か ら コ ン ' レータ C , C n に同時に達するよ う にするために必要な取 込側スキュ ー補正回路 4 , 4 n に与える遅延量の値を格納す る。 尚、 タ イ ミ ング発生器 1 1 タ ー ン発生器 1 2、 ス キ ュ 一補正回路 2 , 〜 2 n 、 4. 〜 4 n 、 フ ォ ー マ ッ タ 3 , 〜 3 n 、 論理比較回路 5 , 〜 5„ 、 基準信号形成回路 6 1 、 コ ンパ レ ー タ 〇 ， 〜 Cn 等に よ る構成は例え ば米国特許第 4, 497, 056 号に 示さ れた も の と実質的に同 じであ り 、 ま た送出側及び取込側ス キ ュ ー補正回路 2 , 〜 2 n 、 1 〜 4 n のス キ ュ ー調整方法に ついて も前記米国特許に説明 さ れて い る。
    [0028] I C接続用基板 8 1 に は、 I Cソ ケ ッ ト 8 2が取 り 付け ら れ てお り 、 I Cソ ケ ッ ト 8 2 の接触子 と I C接続用基板 8 1 の試 験装置本体 1 0 への接続点 と を結んで伝送線 〜 L n が設け られるが、 伝送線 L , 〜 L n の县さ は特に同一に さ れてお ら ず、 I C 1 の ピ ン P , 〜 P n に対応す る I C接続用基板 8 1 上の伝 送線 L , 〜 L n にお ける遅延時間 T , 〜 T n は特に一定に さ れ ていない。
    [0029] I C接続用基板 8 1 に メ モ リ 8 3 と フ ラ グ レ ジス タ 8 4が取 り 付け ら れる。 メ モ リ 8 3 は不揮発性の n ヮ一 ド構成の も ので、 具体的に は E P R 0 Mが用 い ら れ、 こ れに あ らか じ め I C 1 の ピ ン P , 〜 P n に対応す る I C接続用基板 8 1 上の伝送線 L , 〜 L n における遅延時間 T , 〜 T n のデー タ が格納さ れる。 フ ラ グ レ ジ ス タ 8 4 は 1 ビ ッ ト 構成で、 こ れに は後述す る よ う に メ モ リ 8 3がア ク セ ス さ れた こ とを示す フ ラ グが害き 込ま れる。 I C接続用基板 8 1 に は、 こ れが試験装置本体 1 0 に接続さ れ た と き に試験装置本体 1 0 か ら電源 P Wが与え ら る。 フ ラ グ レ ジ ス タ 8 4 はいわゆ るノ、。 ヮ ーオ ン リ セ ッ ト 面路を内蔵 してお り 、 I C接続用基板 8 1 が試験装置本体 1 0 に接続さ れて I C接続 用基板 8 1 に電源 P Wが投入さ れた と き 、 リ セ ッ ト さ れて、 そ の内容が 0 に さ れる。 ま た はパワ ーオ ン リ セ ッ ト 面路を内蔵せ ず、 I C接続用基板 8 1 が試験装置本体 1 0 から切り離されて I C接続用基板 8 1 の電源 P Wが遮断された とき に自然に記憶 が消去される よ う な レ ジス タ をフ ラ グ レ ジス タ 8 4 と して使用 してもよい。
    [0030] 第 4図は、 上記の遅延時間 T , 〜T n を測定して、 その測定 データを I C接続用基板 8 1 上のメ モ リ 8 3 に格納する方法の 一例を示す。 I C ソケ ッ ト 8 2 に被試験 I Cを装着しない状態 で、 一端がループ発振式遅延時間測定器 1 0 1 に接続されたケ 一ブル 1 0 2 の他端を I C接綾用基板 8 1 上の伝送線 L ,〜 L„ の 1 つの、 I C ソ ケ ッ ト 8 2 に接続された側とは反対側の一端 に接続する。 同じ く 一端がループ発振式遅延時間測定器 1 0 1 に接続されたケーブル 1 0 3 の他端を前記 1 つの伝送線の他端 に接続された I C ソ ケ ッ ト 8 2 の接触子に接続して、 ケーブル 1 0 2 および 1 0 3 によ り ループ発振式遅延時間測定器 1 0 1 に対して伝送線 〜 L n の 1 つを舍むループを形成する。 こ のよ う に各伝送線 L i 〜 L„ を含む発振ループを頫次形成して ループ癸振式遅延時間測定器 1 0 1 によ り伝送線 L , 〜L n に おける遅延時間 T , 〜 T n を頫次測定してデ ィ ジタ ルデータ と して得、 その測定データを R O Mラ ィ 夕 のよ う な害込装置 104 によ っ て I C接続用基板 8 1 上のメ モ リ 8 3 に害き込む。 上述 の遅延時間 Τ , 〜T n の測定と メ モ リ 8 3 への蓄積は I C接続 用基板 8 1 を作製した段階で行われる。
    [0031] 試験装置本体 1 0 と I C接続用基板 8 1 は、 一方に設け られ た ピ ン電極と他方に設け られた面電極が押し付け られ、 または 両者に設け られたコ ネク タが嵌合させ られるなどによ って、 接 る 。 上記の I C試験装置においては、 各 I Cの試験前に以下の手 頫に よ っ て、 ス キ ュ ー補正デ ー タ レ ジ ス タ 6 6 A , - 6 6 Bに ス キュ ー補正データが格納され、 フ ァ イ ル レ ジ ス タ 6 7 に I C 1 の ピ ン P , 〜 P n に対応する I C接続用基板 81上の伝送線 L , 〜 L„ における遅延時間 T , 〜 T n のデータがメ モ リ 8 3 から 転送される。 データ減算面路 6 8 A及びデータ加算回路 6 8 B は補正データ レ ジ ス タ 6 6 A及び 6 6 Bの内容と フ ァ イ ル レ ジ スタ 6 7 の内容を常時それぞれ減算及び加算した結果を出力 し ており、 それらの減算結果及び加算結果に応じた遅延量が送出 側ス キ ュ 一補正回路 2 , 〜 2 n および取込側スキュ ー補正回路 4！ 〜 4 n にそれぞれ設定される。
    [0032] すなわち、 最初に、 入出力用 リ レ ー ス ィ ツ チ S 1 , 〜 S 1 » がオ フ にされ、 基準信号割込用 リ レ ー ス ィ ツ チ S 2 , 〜 S 2„ がオ ンにされたのちに、 タ イ ミ ング発生器 1 1 からの基準タ イ ミ ン グ信号 R Tに よ っ て基準信号形成面路 6 1 から例えば H レ ベルの試験信号に相当する基準信号を発生する。 そ の基準信号 がそれぞれ基準信号用 ド ラ イ バ R D , 〜 R D n において E C L レ ベルや T T L レ ベルなどの信号電圧に変換さ る。 それぞれの 信号電圧は リ レ ー ス ィ ッ チ S 2 , 〜 S 2 n を通じてコ ンパ レ ー タ C , 〜 Cn に供給されて、 それぞれタ イ ミ ング発生器 1 1 か ら取込側スキュ ー補正面路 4 t 〜 4„ を通して得 られるス ト 口 ー ブ信号 S Bのタ イ ミ ン グで基準電圧と比較され、 論理が判定 される。 そ の コ ンパ レータ C , 〜 Cn の出力信号が論理比較回 路 5 , 〜 5 n に供給されて、 それぞれ論理比較面路 5 , 〜 5 n に与え られる所定の期待値パタ ー ン E P , 〜 E P n (すべて同 一の例えば H レ ベル） と論理比較される。 実際には取込側ス キ ユ ー補正面路 4 , 〜 4„ の設定遅延量を一方向に変化させ、 各 コ ンパ レータ お 〜 C n に与え られる基準信号の立上り点にス ト 口 ーブ信号 s Bがー致するよ う にその設定遅延量を調節する。 一致点は設定遅延量を一方向に変化させた時に論理比較回路 5, 〜 5 n の出力論理が反転する位置と して制御部 6 2 によ り検出 され、 その検出時点の補正面路 4 , 〜 4 n に対する設定遅延量 が制御部 6 2 からスキュー補正データ レ ジス タ 6 6 Bに、 取込 側スキュ ー補正回路 4 , 〜 4 n に対するスキュー補正データ と して格納される。
    [0033] 次に、 基準信号割込用 リ レ ー ス ィ ッ チ S 2 , 〜 S 2 n がオ フ にされたのちに、 それぞれタ イ ミ ング発生器 1 1 から送出側ス キュー補正面路 2 , 〜 2„ を通じてタ イ ミ ング信号 T Mを フ ォ 一マ ッ タ 3 , 〜 3 n に与える。 フ ォ ーマ ッ タ 3 ,〜 3 nは与え ら れたタ イ ミ ング信号のタ イ ミ ングで印加パタ ー ン A P ,〜 A P n に従って例えば H レベルの駆動信号を発生し、 それぞれの駆動 信号が ド ラ イ バ D , 〜 D n において所定レ ベルの信号電圧に変 換されて、 コ ンノ レ ータ じ！〜じ。に与え られる。 一方タ イ ミ ン グ発生器 1 1 から前記補正された取込側スキュー補正回路 4 ! 〜 4„ を通じてス ト ロ ーブ信号 S Bがコ ンパ レータ 〜 Cn に与え られその時点における ドラ イ ノ D , 〜 D n からの入力電 圧の論理を判別する。 判別された出力論理は論理比較回路 5 , 〜 5 n に供給されて、 それぞれ所定の期待値パタ ー ンと論理比 較される。 送出側スキュー補正面路 2 , 〜 2 n の設定遅延量は コ ンノ レ ータ C i 〜 Cn に与え られるス ト ロ ーブ信号 S B に ド ラ イ 〜 D n からの駆動信号の立上りが一致するよ う に制 御部 6 2 によ っ て調節され、 その設定遅延量は 2,〜 2 n に対す る ス キ ュ ー補正デー タ と してス キ ュ ー補正デー タ レ ジス タ 6 6 Aに格納される。
    [0034] 最後に、 以下の よ う に して、 フ ァ イ ル レ ジ ス タ 6 7 に I C 1 の ピ ン P , 〜 P n に対応する I C接続用基板 8 1 における遅延 時間 T , 〜 T n のデー タ が転送され、 そ の フ ァ イ ル レ ジス タ 67 か ら のデー タ に よ っ て遅延時間 T , 〜 T n の分だけ送出側ス キ ユ ー補正回路 2 , 〜 2„ および取込側スキュ ー補正面路 4 , 〜 4„ における遅延時間が補正される。 すなわち、 ある時点で IC 接続用基板 8 1 が試験装置本体 〗 0 に接続された とする と、 そ の直前にはそ の基板 8 1 が試験装置本体 1 0 から切り離されて いた、 即ち I C接続用基板 8 1 の電源 P Wが遮断されていたた め、 基板 8 1 の接続時点ではフ ラ グ レ ジス タ 8 4 は リ セ ッ ト状 態にある。 ま たはフ ラ グ レ ジス タ 8 4が第 2図の場合のよ う に パ ワ ーオ ン リ セ ッ ト 形の場合は、 そ の基板 8 1 が接続された時 点に I C接続用基板 8 1 に電源 P Wが投入される こ と に よ っ て、 I C接続用基板 8 1 上の フ ラ グ レ ジス タ 8 4 は リ セ ッ 卜 さ れる。 試験装簠本体 1 0 の読出害込制御回路 6 9 は、 制御部 6 2 に よ つて制御されて、 フ ラ グレ ジス タ 8 4 の内容を読み取って、 そ れが " 0 " であ る こ と を、 すなわ ち フ ラ グ レ ジス タ 8 4 が リ セ ッ ト さ れて い る こ と を確認 し た上で、 ま ずフ ラ グ レ ジス タ 8 4 をセ ッ ト し、 すなわ ち フ ラ グ レ ジ ス タ 8 4 に フ ラ グ " 1 " を害 き込み、 次いで I C接続用基板 8 1上のメ モ リ 8 3 から I C 1 の ピ ン P , 〜 P n に対応する IC接続用基板 8 1 上にお け る遅延 時間 T , 〜 Tn のデータを読み出 し、 そ のデータをフ ァ イ ル レ ジ ス タ 6 7 に格納する。 尚、 フ ラ グ レ ジス タ 8 4への フ ラ グの 害き込み と メ モ リ 8 3 か ら フ ァ イ ル レ ジス タ 6 7へのデー タ の 転送は嚼番を互いに入れ換えてもよい。
    [0035] こ の よ う に遅延時間 T , 〜 T n のデータがフ ァ イ ル レ ジ ス タ 6 7 に格納される とデータ減算面路 6 8 Aは直ちにスキュー補 正デ一タ レ ジ ス タ 6 6 Aの内容から フ ァ イ ル レ ジ ス タ 6 7 の内 容を減算して、 そ の減算結果の値に送出側スキュー補正回路 2, 〜 2„ の遅延量を設定し、 それと同時にデータ加算面路 6 8 B はスキュー補正データ レ ジ ス タ 6 6 Bの内容にフ ァ イ ル レ ジ ス タ 6 7 の内容を加算し、 その加算結果の値に取込側スキュー補 正面路 4 , 〜 4 n の遅延量を設定する。
    [0036] こ の よ う に送出側スキュ ー補正面路 2 , 〜 2„ および取込側 ス キ ュ一補正面路 4 , 〜 4„ における遅延時間が補正された状 態で、 I C接続用基板 8 1上の I Cソ ケ ッ ト 8 2 に I C 1 を装 着して I C 1 の試験を行う。 '
    [0037] 同一の I C接続用基板 8 1 が試験装置本体 1 0 に接続された ままで更に被試験 I C 1 を嚼次交換して試験を行う場合におい ては、 上記のよ う にフ ラ グ レ ジ ス タ 8 4がすでにセ ッ ト されて い る の で I C接続用基板 8 1 が試験装置本体 1 0 から切り離さ れないかぎり、 フ ラ グレ ジ ス タ 8 4 はセ ッ ト状態を保持してい る。 従って読出害込制御面路 6 9 は I Cが差し替え られる毎に その I Cに対する試験を開始する前にフ ラ グ レジスタ 8 4 の内 容を読み取ってフ ラ グ レジスタ 8 4がセ ッ ト されている こ とを 確認するだけで、 すでにフ ァ イ ル レ ジ ス タ 6 7 に格納されてい るデータ によ って上記のよ う に遅延時間 T , 〜 T n の分だけ送 出惻スキュー補正回路 2 , 〜 2„ および取込側ス キ ュ一補正回 路 4 , 〜 4„ における遅延時間が補正される。 したがって、 そ の補正、 すなわち遅延時間 T , 〜 Tn に応じた試験信号の送出 タ イ ミ ングおよび I C出力応答信号の取込タ イ ミ ン グの補正は、 きわめて短時間でなされる。
    [0038] 各 I C 1 の試験においては.、 試験装置本体 1 0 の入出力用 リ レ ー ス ィ ッ チ S I , 〜 S l n はオ ンに され、 基準信号割込用 リ レー ス ィ ッ チ S 2 , 〜 S 2 n はオ フ に さ れる。 フ ォ ー マ ッ タ 3 , 〜 3 n はそれぞれタ イ ミ ング発生器 1 1 から送出側ス キ ュ —補正回路 2 , 〜 2„ を通じて支え られるタ イ ミ ング信号 TM によ って指定されたタ イ ミ ングを有し、 与え られた印加パタ ー ン A P , 〜 A P n に応じた論理レベルの試験信号を生成する。 それぞれの試験信号は ド ラ イ ノ' D , 〜 D n において所定 レベル の信号電圧に変換されて、 試験装置本体 1 0 の入出力端子 X , 〜 Xn から I C接続用基扳 8 1 の伝送線 〜 L n を通じて I C 1 の ピ ン P , 〜 P n に供給される。 こ れに よ つ て I C 1 の ピ ン P , 〜 P » に得られた I C出力応答信号が、 それぞれ I C 接続用基板 8 1 の伝送線 〜 L n を通じて試験装置本体 1 0 の入出力端子 X , 〜 Xn から コ ンパ レータ C , 〜 Cn に供給さ れて、 それぞれタ イ ミ ン グ発生器 1 1 から取込側スキュ 一補正 回路 4 ! 〜 4 » を通じて得られるス ト ロ ーブ信号 S Bの タ イ ミ ングで基準電圧と比較され応答信号の論理が判定される。 その コ ンパ レータ お 〜 Cn の出力信号が論理比較面路 5 , 〜 5。 に供給されて、 それぞれ論理比較面路 5 , 〜 5 n に与え られる 期待値パタ ー ン E P , 〜 E P n と論理比較され、 論理比較回路 5 , 〜 5 n の出力に基づいて 〗 C 1 の良否が判定される。
    [0039] 第 5図は以上に説明 した第 2図に示す実施例の動作フ ロ ーを 簡単化して示す。 I Cの試験を行う場合、 その I Cが装着され るべき型の I Cソ ケ ッ ト 8 2 が取付け られた I C接続用基板 81 を試験装置本体 1 0 に接続してから試験を開始する。
    [0040] ス テ ッ プ S , ： まず試験装置本体 1 0内のス キ ュ一補正を行 い、 ス キ ュ一補正データをス キ ュ一補正データ レ ジス タ 6 6 Α、 6 6 Βに格納する。
    [0041] ス テ ッ プ S 2 ： フ ラ グ レ ジ ス タ 8 4 の内容を読みだす。
    [0042] ス テ ッ プ S 3 ： フ ラ グ レ ジ ス タ 8 4 の内容が α 1 " であ るか 判定する。 フ ラ グが κ 1 " でなければ I C接続用基板 8 1 が有 するメ モ リ 8 3 内の遅延時間データ はま だフ ァ イ ル レ ジ ス タ 67 に転送されてない こ とを意味 してい る ので、 ス テ ッ プ S 4 に進 み、 フ ラ グが " 1 " であれば試験装置本体 1 0 に接続されてい る I C接続用基板 8 1 の メ モ リ 8 3 の內容は既にフ ァ イ ル レ ジ ス タ 67に転送されてい る こ とを意味 してい る のでス テ ッ プ S 6 に進む。
    [0043] ス テ ッ プ S 4 ： ス テ ッ プ S 3 で フ ラ グが " 1 " でな い と判定 された場合、 メ モ リ 8 3から各 I Cピ ン P 1 〜 P n に対応する I C接続用基板 8 1 上の遅延時藺丁， 〜 Tn を読みだし、 フ ァ ィ ル レ ジス タ 6 7 に転送する。
    [0044] ス テ ッ プ S 5 ： フ ラ グ レ ジ ス タ 8 4を " 1 " にセ ッ ト す る。 ス テ ッ プ S 6 ： フ ァ イ ル レ ジス タ 6 7 に保持されてい る遅延 時間 〜Τη をス キ ュ ー補正データ レ ジス タ 6 6 Αの内容か ら減算した値を送出側スキュ ー補正回路 2 , 〜 2„ に設定する と共に、 遅延時間 Τ , Τηをス キ ュ 一補正デー タ レ ジス タ 66Β の内容に加算した値を取り込み側スキュー補正回路 4 ,〜 4 ηに 設定する。
    [0045] ス テ ッ プ S 7 ： I C 1 を試験する ための試験パタ ー ンを発生 してそ の I Cを試験する。 以上のス テ ッ プ S , 〜 S 7 は ソ ケ ッ ト 8 2 の I Cを取 り 替え る毎に実行さ れ、 同種の一連の 1 Cに対する試験が行われる。 前述のよ う に ス テ ッ プ S 4 と S 5 の） *Jを入れ換え て も よ い。
    [0046] 第 2図の構成において送出側ス キ ュ ー補正面路 2 , 〜 2„ は、 フ ォ ー マ ッ タ 3 , 〜 3 n へのタ イ ミ ン グ信号 T Mの通路で はな く 、 フ ォ ー マ ッ タ 3 ! 〜 3。 か ら ド ラ イ ノ、' 〜 Dn への試験 信号の通路に設け られて も よ い。 ま た、 タ イ ミ ン グ発生器 1 1 か ら の ス ト ロ ー ブ信号 S B は コ ン ノ、。 レ一 タ C , 〜 C n で はな く 論理比較回路 5 , 〜 5„ に供給 し、 そ の論理比較回路 5 ,〜 5„ へのス ト ロ 一 ブ信号 S Bの通路ま た は コ ン ノ、。 レー タ 〇！ 〜 Cn か ら論理比較回路 5 , 〜 5 n への出力応答信号の通路に取込側 ス キ ュ ー補正面路 4 i 〜 4 n を設けて も よ い。 た だ し、 コ ンパ レー タ C , 〜 Cn と論理比較面路 5 , 〜 5„ の間に ス キ ュ ー補 正回路 4 , 〜 4 n を設け る場合は、 回路 6 8 Bで ス キ ュ ー補正 データ レ ジス タ 6 6 Bの内容か ら フ ァ イ ル レ ジ ス タ 6 7 の内容 を減算す る。
    [0047] 第 6 図に示すよ う に、 上記の伝送線 L , 〜 L n によ っ て 】 C 接続用基板 8 1 に ソ ケ ッ ト ボー ド と称さ れる別の I C接続用基 板 8 5 が接続さ れ、 そ の I C接続用基板 8 5 に I Cソ ケ ッ ト 82 が取 り 付け られて も よ い。
    [0048] こ の発明 は、 第 7図およ び第 8図に示すよ う に、 い ま だ半導 体ウ ェ ハ ー 2 0 か ら切 り 出 さ れてお ら ず、 い ま だ ピ ンが取 り 付 け られてい ない I C 2 1 を試験す る も の に も、 適用す る こ と が で き る。
    [0049] こ の場合に は、 上記の I C接続用基板 8 1 に プ ロ ー ブカ ー ド と称さ れる別の I C接続用基板 9 1 が接続さ れる。 I C接続用 基板 9 1 は、 中央部に孔 9 2が形成され、 一面側にそれぞれ一 端部が孔 9 2を通 じて他面側に突出するよ う に弾性接触用 リ ー ド R , 〜 R„ が取り付けられた も ので、 例えば一面側に璟状の コ ネ ク タ 9 3が取り付け られ、 こ れに接触用 リ ー ド R i 〜 R„ が接続される。 こ の場合、 I C接続用基板 8 1 には上記の伝送 線 〜 L n と、 以下に説明するメ モ リ 9 5及び レ ジス タ 9 6 に接続するための伝送線 Ln+ 1 〜L n + m とをそれぞれ構成する n + m本のケ ーブル 8 6 によ っ て環状の コ ネ ク タ 8 7が接続さ れ、 そ の コ ネ ク タ 8 7 と コ ネ ク タ 9 3が嵌合させ られる こ と に よ って I C接続用基板 9 1 が I C接続用基板 8 1 に接続される。 そ して、 接触用 リ ー ド R , 〜Rn が半導体ウ ェハー 2 0上に形 成された I C 2 1 の各端子に弾性的に接触させ られる こ とによ つ て、 I C 2 1 の各端子が接触用 リ ー ド 〜 Rn および I C 接続用基板 8 1 のケ ーブル 8 6 によ っ て構成された伝送線 〜L n を介して試験装置本体 1 0 に接続される。
    [0050] こ の第 7図の実施例においては、 I C接続用基板 9 1 にもメ モ リ 9 5 およびフ ラ グ レ ジ ス タ 9 6が取り付け られる。 メ モ リ 9 5 は不揮発性の も ので、 これにあ らかじめ接触用 リ一 ド R , 〜 R n における遅延時間、 すなわち I C 2 1 の各端子に対応す る I C接続用基板 9 1 上の接続配線にお る遅延時間のデー タ が格納される。 I C接続用基板 9 1 には、 I C接続用基板 8 1 が試験装置本体 1 0 に接続され、 I C接続用基板 9 1 が I C接 繞用基板 8 1 に接続されたと き に試験装置本体 1 0から I C接 続用基板 8 1 を介 して電源 P Wが与え られ、 フ ラ グ レ ジス タ 96 は、 I C接続用基板 9 1 に電源が投入された と き、 または I C 接続用基板 91の電源が遮断された とき に リ セ ッ ト されて、 そ の 内容が 0 に される。
    [0051] 試験装置本体 1 0 には、 I C接続用基板' 8 1 上の メ モ リ 8 3 か ら のデー タ が格納される フ ァ イ ル レ ジス タ 6 7 に加えて I C 接続用基板 9 1 上のメ モ リ 9 5 からのデータが格納される図示 してい な い フ ァ イ ル レ ジス タ が設け られる。 試験装置本体 1 0 の読出害込制御回路 6 9 は、 I C接続用基板 8 1 , 9 1 上のフ ラ グ レ ジ ス タ 8 4 , 9 6 の内容を読み取って、 フ ラ グ レ ジ ス タ 8 4 , 9 6 が リ セ ッ ト さ れて い る と き に は、 フ ラ グ レ ジ ス タ 8 4 , 9 6 をセ ッ ト する と と も に、 I C接続用基板 8 1 , 9 1 上の メ モ リ 8 3 , 9 5 から試験装置本体 1 0 の対応する フ ア イ ル レ ジ ス タ にデータを格納する。 試験装蘆本体 1 0 は、 上記の 二つの フ ァ イ ル レ ジス タ か ら のデー タ を加算 した も のに よ っ て 試験信号の送出タ イ ミ ングおよび I C出力電圧の取込タ イ ミ ン グを補正する。
    [0052] 以上説明 したよ う に こ の発明の I C試験装置においては、 IC 接続用基板 8 1 に不揮発性のメ モ リ 8 3が設け られており、 試 験装置本体 1 0 は各 I Cの試験の都度、 I C接続用基板 8 1 上 の メ モ リ 8 3 から I Cの ピ ン 〜 P n に対応する I C接続用 基板 8 1 における遅延時間 T , 〜 T n のデータ、 ま たは I C接 続用基板 8 1 , 9 1 上のメ モ リ 8 3 , 9 5 からの I C 2 1 の各 端子に対応する I C接続用基板 8 1 および 9 1 における遅延時 間のデータ を読み出 して、 試験信号の送出タ イ ミ ングおよび I C 出力電圧の取込タ イ ミ ングを補正するよ う に される。 従って、 I Cの各端子に対応する I C接続用基板上の伝送線の县さを同 —にする必要がないので、 I Cの端子数が多い場合で も I C接 続用基板の製造が容易になる。 ま た同じ試験装置本体に別の IC 接続用基板を接続して使用する こ とがあ っ て も各 I C接続用基 板に識別番号を付す必要がないので、 I c接続用基板の管理が 簡単になる と と もに、 試験装置本体に I C接続用基板の識別番 号を読み取る特殊な手段を設ける必要がない。 また、 I C接続用 基板上のメ モ リ には I Cの各 ¾子に対応するその I C接続用基 板における遅延時間のデータ のみが格納されればよ いので、 小 容量のメ モ リ でよ く 、 また同じ I C接続用基板を別の試験装置 本体に接続して使用する こ とがあ って も、 同一のデータを複数 の メ モ リ に格納する必要がない。
    [0053] こ の I C試験装置の I C接続用基板に更にフ ラ グ レ ジス タを 設け、 試験にあたって I C接続用基板が試験装置本体に接続さ れる と試験装置本体の読出害込制御回路によ って I C接続用基 扳上のフ ラ グレ ジス タ がセ ッ ト される と と もに、 I C接続用基 板上のメ モ リ から試験装置本体のフ ァ ィ ル レ ジス タ にデータが 転送されるよ う に してもよい。 そのよ う にすれば、 その I C接 続用基板がそ の試験装置本体から切り離されないかぎり、 一連 の I C の試験中において は、 その I C接続用基板上の フ ラ グ レ ジ スタ はセ ッ ト状態を保持し、 その試験装置本体の読出害込制 御回路はそ の フ ラ グ レ ジス タ の内容を読み取って、 そ の フ ラ グ レ ジス タ がセ ッ 卜 さ れてい る こ とを確認する だけで、 その I c 接続用基板上のメ モ リ か らデータを読み出さず、 すでに その試 験装置本体のフ ァ イ ル レ ジス タ に格納されているデータ によ つ て試験信号の送出タ イ ミ ングおよび I C出力電圧の取込タ イ ミ ングが補正されるので、 その補正はきわめて短時間でなされる c
    权利要求:
    Claims 請求の範囲
    1 . タ イ ミ ング信号と印加パタ ー ンか ら論理レ ベルの複数の 試験信号を形成し、 そ の試験信号を所定レ ベルの信号電圧に変 換して被試験 I Cの複数の端子に対応した複数の入出力端子に 送出する と と もに、 上記 I cの端子から上記入出力端子に得 ら れた複数の出力応答信号を基準電圧とそれぞれ比較して論理を 判定し、 そ の判定論理を期待値パタ ー ン と論理比較する試験装 置本体と、 こ の試験装置本体の上記入出力端子と上記被試験 I Cの端子間を接続するための複数の伝送線が設け られた I c接 続用基板とを備え、
    上記 I C接続用基板には上記被試験 I C の各端子に対応する 上記 I C接続用基板の上記伝送線における遅延時間のデータを 格納するための不揮発性のメ モ リ が取り付け られ、 上記試験装 置本体は、 上記メ モ リ から読み出 したデー タ によ つて上記試験 信号の送出タ イ ミ ングおよび上記出力応答信号の取込タ イ ミ ン グを補正するよ う にされた、 I c試験装置。
    2 . 上記 I C接続用基板にはフ ラ グ レ ジス タ が設け られてお り、 上記試験装置本体に は I C試験の開始時に上記フ ラ グ レ ジ ス タ の内容を読み取り、 上記フ ラ グ レ ジ ス タ が リ セ ッ 卜 されて いれば上記フ ラ グ レ ジス タをセ ッ ト してから上記メ モ リ から上 記遅延時間のデータを読み出すよ う に制御を行う制御手段が設 け られている請求の範囲第 1 項記載の I C試験装置。
    3 . 上記試験装置本体には フ ァ ィ ル レ ジス タ が設けられてお り、 上記制御手段は上記メ モ リ か ら読み出 した上記データを上 記フ ァ イ ル レ ジス夕 に格納し、 I C試験の開始時に上記フ ラ グ レ ジス タ の内容がセ ッ ト されていれば上記フ ァ ィ ル レ ジス タ 内 の上記デー タ に も とづいて上記試験信号の送出タ イ ミ ング及び 上記 I Cの出力応答信号の取込みタ イ ミ ン グを補正するよ う に 制御する請求の範囲第 2 項記載の I C試験装置。
    . 上記フ ラ グ レ ジ ス タ は上記 I C接続用基板が上記試験装 置本体との接続から切り離される こ と によ り電源の供給が停止 される と上記フ ラ グ レ ジ ス タ の内容が消出 して リ セ ッ ト さ れる 請求の範囲第 2 又は 3 項記載の I C試験装置。
    5 . 上記フ ラ グ レ ジ ス タ は上記 I C接続用基板が上記試験装 置本体に接続されて電源が供給される と リ セ ッ ト されるパワ ー オ ン リ セ ッ ト機能を有する レ ジ ス タである請求の範囲第 2 又は 3 項記載の I C試験装置。
    6 . 上記 I C接続用基板に対向 して設け られた第 2 I C接続 用基板と、 上記第 2 I C接続用基板には上記伝送線の一端にそ れぞれ一端が接続され、 他端が上記被試験 I Cの端子にそれぞ れ接触される複数の接触用 リ ー ド と、 上記接触用 リ ー ドにおけ る遅延時間のデータを格納するため の第 2 不揮発性メ モ リ とが 設けられている請求の範囲第 2又は 3項記載の I C試験装置。
    7 . 上記第 2 I C接続用基板には第 2 フ ラ グ レ ジ ス タ が設け られており、 上記制御部は I C の試験開始毎に上記第 2 フ ラ グ レ ジ ス タ の内容を読み取り、 そ の內容がリ セ ッ ト状態であれば 上記第 2 フ ラ グ レ ジ ス タをセ ッ ト してから上記第 2 メ モ リ のデ —タを読出 し、 第 1 の上記メ モ リ からのデータ と加算した結果 を使って上記タ イ ミ ングを補正するよ う に制御する請求の範囲 第 6項記載の I C試験装置。
    8 . 上記試験装置本体は上記複数の試験信号の印加タ イ ミ ン グを補正する第 1 スキュ ー補正回路と、 上記複数の出力応答信 号の取り込みタ イ ミ ングを補正する第 2 スキュ ー補正回路と、 上記第 1 及び第 2 スキュ ー補正回路に対 しそれぞれ遅延量を設 定するための遅延量設定手段とを含む請求の範囲第 3 項記載の I C試験装置。
    9 . 上記遅延量設定手段は上記試験装置本体内の上記試験信 号に係わるスキュ ー補正データを保持する第 1 補正データ保持 手段と、 上記試験装置本体内の上記出力応答信号に係わるス キ ユ ー補正データを保持する第 2 補正データ保持手段と、 上記第 1 及び第 2 補正データ保持手段の内容と上記フ ァ ィ ル レ ジ ス タ 内の上記遅延時間データ とから上記第 1 及び第 2 スキュ ー補正 回路に設定する遅延量をそれぞれ演算するための演算手段とを 含む請求の範囲第 8 項記載の I C試験装置。
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    同族专利:
    公开号 | 公开日
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    EP0466939B1|1995-12-27|
    DE69115776D1|1996-02-08|
    KR960007508B1|1996-06-05|
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    DE69115776T2|1996-06-05|
    引用文献:
    公开号 | 申请日 | 公开日 | 申请人 | 专利标题
    法律状态:
    1991-08-08| AK| Designated states|Kind code of ref document: A1 Designated state(s): KR US |
    1991-08-08| AL| Designated countries for regional patents|Kind code of ref document: A1 Designated state(s): AT BE CH DE DK ES FR GB GR IT LU NL SE |
    1991-09-30| WWE| Wipo information: entry into national phase|Ref document number: 1991903698 Country of ref document: EP |
    1992-01-22| WWP| Wipo information: published in national office|Ref document number: 1991903698 Country of ref document: EP |
    1995-12-27| WWG| Wipo information: grant in national office|Ref document number: 1991903698 Country of ref document: EP |
    优先权:
    申请号 | 申请日 | 专利标题
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    JP2/23704||1990-02-02||DE69115776T| DE69115776T2|1990-02-02|1991-02-01|Prüfvorrichtung für integrierte schaltungen|
    EP91903698A| EP0466939B1|1990-02-02|1991-02-01|Ic testing device|
    KR91701231A| KR960007508B1|1990-02-02|1991-02-01|Ic 시험장치|
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